数字IC设计
|
阶段 |
EDA工具 |
描述 |
|
前端 |
|
|
|
架构的设计与验证 |
CoCentric |
对整体的设计划分模块 |
|
RTL Source Code |
gvim |
|
|
RTL Design |
Verilog/VHDL |
HDL设计输入，主要有VHDL和Verilog HDL 这两种硬件描述语言 |
|
Simulation/Function Verification |
Cadence NCVerilog/XCELIUM2 Synopsys VCS Mentor Modelsim |
RTL前仿真工具（功能仿真） |
|
Synthesis |
Synopsys Design Compiler |
逻辑综合，将HDL语言转换成门级网表Netlist。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真 |
|
Formal Verification |
Cadence Conformal Synopsys Formality |
形式验证，对综合后的网表进行验证 |
|
静态时序分析（STA） |
Synopsys Primetime Cadence Tempus |
检查电路的建立时间（Setuptime）和保持时间（Hold time）是否有违例（Violation） |
|
后端 |
|
|
|
数据准备 |
|
Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出 |
|
功耗优化与分析 |
Cadence Voltus Ansys Redhawk |
|
|
DFT（design for test）可测性设计 |
Synopsys DFTCompiler Mentor Tessent |
DFT是在得到Netlist之后，布局布线（Place and Route）之前进行设计 |
|
布局布线（Place and Route） |
Cadence Innovus Synopsys的Astro Synopsys ICC2 |
（ICC是Astro的下一代取代产品） |
|
时钟树综合CTS（Clock Tree Synthesis） |
Synopsys的Physical Compiler
|
|
|
DRC（设计规则检查）、LVS（版图一致性检查） |
Mentor：Calibre Synopsys：Hercules Cadence：Diva/dracula |
|
|
物理验证 |
Mentor Calibre |
|
|
Tape out |
|
版图GDSⅡ文件传递给Foundry厂进行掩膜制造，也就是流片 |
模拟IC设计
|
IC流程 |
EDA工具 |
描述 |
|
模拟电路设计 |
Cadence Virtuoso |
|
|
Spice仿真 |
Cadence Spectre Synopsys Hspice |
|
|
版图-设计规则检查（DRC） |
Cadence PVS Mentor Calibre |
|
|
版图-电路图一致性检查（LVS） |
Cadence PVS Mentor Calibre |
|
|
后仿真 – 寄生参数提取（Extract） |
Cadence Quantus |
|
|
Tape out |
|
版图GDS文件传递给Foundry厂进行掩膜制造，也就是流片 |